第5章：读出电路设计

学习目标

本章深入探讨CMOS图像传感器的信号读出电路设计，从像素输出的微弱模拟信号到最终的数字输出。读者将掌握：

• 理解源跟随器缓冲和列放大器的设计权衡
• 掌握相关双采样（CDS）技术消除固定模式噪声的原理
• 熟悉各种列并行ADC架构的优缺点
• 深入理解斜坡ADC、SAR ADC和Σ-Δ ADC在图像传感器中的具体实现
• 学会分析读出链路的噪声贡献和优化方法

读出电路是决定传感器性能的关键环节，直接影响噪声水平、动态范围、帧率和功耗。本章将从电路原理出发，结合实际设计案例，帮助读者建立完整的读出链路设计能力。

5.1 源跟随器与列放大器

5.1.1 像素内源跟随器

像素内的源跟随器（Source Follower, SF）是读出链路的第一级，将浮动扩散节点（FD）的高阻抗信号转换为低阻抗输出，驱动列线负载。作为像素与外部电路的接口，SF的设计直接影响整个传感器的噪声性能和动态响应。

基本结构与工作原理

源跟随器本质上是一个共漏极放大器，提供接近单位增益的电压缓冲。在4T像素中，SF晶体管的栅极连接到浮动扩散节点，源极通过选择晶体管连接到列线。

VDD
 |
 ├─[RST]──┐
 |        |
 |       C_FD

 |       C_FD
 |        |

 ├─[TX]──PPD
 |
 |   ┌────┐
 └───┤M_SF├──┬── V_pix
     └────┘  |
            [SEL]
              |
            列线
              |
            I_bias

浮动扩散节点具有极小的电容（通常10-30fF），任何直接连接都会因为负载电容而严重衰减信号。源跟随器通过其高输入阻抗（理论上无穷大）和低输出阻抗（1/g_m）实现阻抗变换。当选择晶体管导通时，SF晶体管与列底部的电流源形成源跟随器结构。

源跟随器的小信号分析揭示了其增益特性。考虑体效应和沟道长度调制，完整的电压增益表达式为：

A_SF = g_m × R_load / (1 + g_m × R_load + g_mb × R_load + g_ds × R_load)

其中：

• g_m 是主跨导
• g_mb 是体效应跨导（背栅跨导）
• g_ds 是输出电导（沟道长度调制）
• R_load 是等效负载电阻（由偏置电流源的输出阻抗决定）

在理想情况下，如果忽略体效应和沟道长度调制，且g_m × R_load >> 1，增益可简化为：

A_SF ≈ 1 - 1/(g_m × R_load)

实际设计中，由于体效应的存在，增益通常在0.85-0.95之间。体效应系数γ（典型值0.2-0.4）直接影响增益损失。

设计考虑因素

源跟随器的设计涉及多个相互制约的参数，需要在性能指标间进行精心权衡。每个设计决策都会在系统层面产生连锁反应，影响传感器的整体性能。理解这些权衡关系是优化读出链路的关键。

1. 线性度与动态范围

SF必须工作在饱和区以保证良好的线性度。这要求源极电压始终满足饱和条件。晶体管从饱和区进入线性区会导致增益突变和谐波失真，在图像中表现为灰度压缩和色彩偏差。输出电压摆幅受到多重限制：

• 上限：V_out,max = VDD - V_GS,SF = VDD - (V_th + V_ov)
• 下限：V_out,min = V_bias + V_DS,sat

其中V_ov是过驱动电压，典型值200-300mV。过驱动电压不能太小，否则跨导降低，噪声增加；也不能太大，否则牺牲动态范围。V_DS,sat是电流源保持饱和所需的最小漏源电压，通常需要100-200mV的裕量。这些限制决定了传感器的动态范围上限。

在实际设计中，还需要考虑工艺角（Process Corner）的影响。快角（Fast Corner）下阈值电压降低，增大了动态范围但可能导致漏电流增加；慢角（Slow Corner）下阈值电压升高，压缩了动态范围。设计必须在所有工艺角下保证性能指标，这通常意味着需要额外的设计裕量。

为了最大化动态范围，设计者通常采用以下策略：

• 使用低阈值电压工艺选项（但会增加漏电流）
• 优化偏置点，平衡上下摆幅
• 采用自适应偏置技术，根据信号幅度调节工作点

线性度的另一个重要方面是跨导g_m的信号依赖性。当输入信号变化时，工作点偏移导致g_m变化，引入谐波失真。三阶截点（IP3）可以表征这种非线性：

IP3 ≈ √(2/3) × (V_ov)^(3/2) / √(I_D)

2. 噪声贡献与优化

源跟随器是读出链路的第一个有源级，其噪声直接叠加到信号上，无法通过后续处理消除。主要噪声源包括：

• 热噪声：由沟道电阻的随机热运动产生

v_n,thermal^2 = 4kT × γ / g_m

 其中γ是噪声系数，长沟道器件γ≈2/3，短沟道器件γ可达1-2

• 1/f噪声（闪烁噪声）：由Si-SiO2界面陷阱引起

v_n,flicker^2 = K_f / (C_ox × W × L × f)

 K_f是工艺相关的闪烁噪声系数，NMOS典型值10^-24 V²·F

• 散粒噪声：由栅极漏电流引起（高级工艺节点显著）

i_n,gate^2 = 2q × I_gate

总噪声功率谱密度为各分量之和。在典型读出频率（1-10MHz），1/f噪声和热噪声都很重要。转角频率f_c（1/f噪声与热噪声相等的频率）为：

f_c = K_f × g_m / (4kT × γ × C_ox × W × L)

增大晶体管面积可以降低1/f噪声，但会增加寄生电容，影响速度。

3. 速度与功耗权衡

源跟随器的响应速度决定了最大帧率，这是视频应用和高速成像的关键指标。速度限制来自两个方面：小信号建立时间和大信号压摆率。小信号带宽由输出节点的RC时间常数决定：

• 带宽：BW = g_m / (2π × C_col)
• 建立时间（0.1%精度）：t_settle ≈ 7 × C_col / g_m
• 压摆率：SR = I_bias / C_col

建立时间决定了像素值能否在分配的读出时间内稳定到所需精度。对于12位精度，需要建立到0.024%（1/4096），实际需要约9个时间常数。如果建立不充分，会导致图像拖尾和运动模糊。

列电容C_col是速度的主要限制因素，包括多个组成部分：

• 列线寄生电容（主要贡献，正比于列长度）：对于2000行的传感器，可达10-20pF
• 所有像素的源极结电容之和：每个像素贡献几fF，累积效应显著
• 列底部电路输入电容：包括CDS采样电容、放大器输入电容等
• 交叉耦合电容：相邻列线的耦合，影响串扰

列长度是影响速度的关键参数。现代高分辨率传感器采用多种技术缩短有效列长度：上下分区读出（将阵列分为上下两部分）、多通道并行输出（将列分组到不同输出通道）、片上数据压缩（减少输出数据量）。

提高速度的方法需要综合考虑系统影响：

• 增加偏置电流（但增加功耗）：电流翻倍可使建立时间减半，但功耗也翻倍。需要根据应用场景动态调节。
• 增大SF晶体管尺寸（提高g_m，但增加自负载）：W/L增大提高跨导，但栅电容增加会部分抵消速度提升。存在最优尺寸。
• 采用列并行架构，缩短列长度：最有效的方法，但增加芯片面积和设计复杂度。
• 使用低电容互连技术：采用更高层金属、增加线间距、使用低k介质等。
• 源极负反馈补偿：加入小电感改善带宽，但实现困难。

功耗是便携设备的关键约束，直接影响电池寿命和热管理：

• 静态功耗：P_static = I_bias × VDD × N_columns
• 动态功耗：P_dynamic = f_pixel × C_col × V_swing²
• 总功耗：对于1920列、10μA偏置、3.3V电源，静态功耗达63mW

现代设计采用多种节能技术，实现功耗与性能的动态平衡：

• 行选通期间才开启偏置电流：非活动列的偏置电流关闭，可节省90%以上静态功耗
• 根据增益设置调节偏置电流：高ISO时增加电流改善噪声，低ISO时降低电流节能
• 多列共享偏置电流源（时分复用）：相邻列交替工作，共享偏置电路
• 自适应偏置：根据像素输出幅度动态调节，暗像素使用小电流，亮像素使用大电流
• 电源门控：完全关闭未使用区域的电源，消除漏电流

5.1.2 列级放大器设计

列放大器提供额外增益，改善信噪比，并实现差分信号处理。在现代CMOS图像传感器中，列放大器不仅仅是简单的增益级，还承担着信号调理、噪声抑制和动态范围优化的重要功能。

可编程增益放大器（PGA）架构

可编程增益是适应宽动态范围场景的关键技术，相当于传统相机的ISO调节功能。通过在模拟域提供增益，可以充分利用ADC的量化范围，避免在暗场景下量化噪声主导。这种模拟增益优于数字增益的原因在于：模拟增益发生在ADC量化之前，不会放大量化噪声；而数字增益只是简单地放大已量化的信号，同时放大了量化误差。

在实际应用中，PGA必须在不同光照条件下快速切换增益。例如，从室内转到室外拍摄时，可能需要在几毫秒内从16×增益切换到1×增益。这要求PGA具有快速建立能力和低切换噪声。增益切换时的瞬态响应如果处理不当，会在视频中产生可见的闪烁或亮度跳变。

        R_f (可切换)
     ┌──/\/\/\──┐
     |          |
V_in─┴─┤-\      |
       |  >─────┴─── V_out
    ┌──┤+/
    |
   R_in
    |
   GND

基本的反相放大器配置提供增益：G = 1 + R_f/R_in

实际实现中，反馈网络采用多种优化技术：

1. 二进制权重电阻阵列：使用开关选择不同的反馈电阻组合，实现2^N种增益设置。电阻匹配精度直接影响增益精度。

2. 电容反馈网络：在开关电容电路中，用电容比实现精确增益。优势是不受绝对值偏差影响，只依赖于匹配精度。

3. 连续可调增益：使用MOS管工作在线性区作为可变电阻，通过控制栅压实现连续增益调节。适合自动增益控制（AGC）应用。

增益切换策略需要考虑：

• 切换瞬态：增益改变时的建立时间和过冲
• 噪声贡献：高增益下放大器噪声被放大
• 带宽变化：增益带宽积（GBW）恒定，高增益时带宽降低

典型的增益档位设计（ISO感光度对应）：

• 1×（ISO 100）：强光条件，最小噪声
• 2×（ISO 200）：室内正常照明
• 4×（ISO 400）：弱光环境
• 8×（ISO 800）：暗光拍摄
• 16×或更高：极暗条件，接受噪声增加

差分架构的实现与优化

全差分架构是高性能传感器的标准选择，其优势远超单端设计：

差分输入级：
V_in+ ──┤\
         | >─┬── V_out+
V_in- ──┤/   │
              │
        ┌─────┴─────┐
        │  共模反馈  │
        └───────────┘
              │
V_in+ ──┤\    │
         | >──┴── V_out-
V_in- ──┤/

关键优势深入分析：

1. 共模噪声抑制：电源噪声、衬底噪声、电磁干扰等共模信号被抑制。共模抑制比（CMRR）典型值60-80dB。

2. 电源抑制比（PSRR）提升：差分结构对电源变化不敏感，PSRR可达70-90dB，比单端提高20-30dB。

3. 输出摆幅加倍：相同电源电压下，差分输出摆幅是单端的两倍，提高3dB的动态范围。

4. 偶次谐波消除：差分信号的对称性自然消除偶次谐波失真，改善线性度。THD典型改善10-20dB。

5. 时钟馈通抑制：开关电容电路中，差分结构抵消时钟馈通和电荷注入效应。

共模反馈（CMFB）电路是差分放大器的关键：

• 连续时间CMFB：使用电阻分压检测共模电平
• 开关电容CMFB：利用电容平均实现，避免静态功耗
• 伪差分结构：两个独立单端放大器，简化设计但性能降低

5.1.3 噪声优化策略

读出链路的噪声优化是提升传感器性能的核心任务。由于噪声源分布在不同位置，需要采用系统化的优化方法，在各个层级实施针对性的降噪技术。

像素级优化技术

像素内的噪声优化聚焦于源跟随器，这是最关键的噪声贡献者：

1. 晶体管尺寸优化

增大SF晶体管面积是降低1/f噪声的直接方法，但需要权衡多个因素：

最优尺寸设计流程：

1. 1/f噪声约束：W×L > K_f×BW/(4kT×γ×f_corner)
2. 热噪声约束：g_m > 4kT×γ×BW/V_n,target²
3. 面积约束：W×L < A_pixel × 填充因子限制
4. 速度约束：C_gs + C_gd < C_max

典型设计选择W/L=2-5，绝对尺寸W=1-2μm，L=0.5-1μm。使用最小长度会增加短沟道效应和热噪声，但减少面积。折衷方案是使用1.5-2倍最小长度。

2. 偏置电流优化

偏置电流影响多个性能指标，需要动态优化：

噪声与偏置关系：

- 热噪声 ∝ 1/√I_bias（通过g_m）
- 建立时间 ∝ 1/I_bias
- 功耗 ∝ I_bias

自适应偏置策略：

• 强光模式：降低偏置电流，噪声不是限制因素
• 弱光模式：提高偏置电流，改善噪声性能
• 高速模式：最大偏置电流，优先保证带宽

3. 埋沟MOSFET技术

埋沟（Buried Channel）MOSFET将导电沟道移离Si-SiO2界面，显著降低1/f噪声：

• 传统表面沟道：载流子直接与界面陷阱作用，1/f噪声大
• 埋沟器件：通过离子注入形成亚表面沟道，载流子远离界面
• 噪声降低：1/f噪声降低5-10倍
• 代价：阈值电压控制复杂，需要额外工艺步骤

4. 源极退化技术

在源极串联小电阻提供局部负反馈：

• 改善线性度
• 降低g_m变化
• 轻微增加噪声（可接受的代价）

列级优化技术

列放大器和CDS电路的噪声优化关注低频噪声消除和带宽噪声抑制：

1. 斩波稳定（Chopper Stabilization）技术

斩波技术通过调制解调过程将1/f噪声移到高频：

工作原理：
输入 → 调制(f_chop) → 放大器 → 解调(f_chop) → 低通滤波 → 输出
        ↑                                ↑
        └────────── f_chop时钟 ──────────┘

关键参数设计：

• 斩波频率：f_chop > 10×信号带宽（避免混叠）
• 典型值：100kHz-1MHz
• 残余噪声：斩波尖峰需要额外滤波
• 实现复杂度：需要精确的时钟相位

效果：1/f噪声降低20-40dB，但增加高频噪声底。

2. 相关多采样（CMS）技术

CMS通过多次采样平均降低随机噪声：

噪声降低因子：√N（N为采样次数）
时间代价：N倍采样时间

实现方式：

• 模拟域平均：多个采样电容并联
• 数字域平均：ADC后数字累加
• 优化采样：非均匀时间间隔，优化噪声传递函数

实际限制：

• N=4-16比较实用
• 再增加N，收益递减
• 需要权衡帧率

3. 自动归零（Auto-Zero）技术

消除放大器失调和低频噪声：

两相工作：
φ1（自动归零相）：

- 输入短路
- 存储失调电压到电容
φ2（放大相）：

- 正常放大
- 失调电压被减去

优势：

• 完全消除DC失调
• 大幅降低1/f噪声
• 不需要匹配

缺点：

• 增加宽带噪声（噪声折叠）
• 需要两倍时间
• 开关噪声注入

4. 相关电平偏移（CLS）技术

结合CDS和可调偏移，优化暗电流补偿：

• 在复位电平加入可编程偏移
• 补偿暗电流积累
• 扩展动态范围下限

系统级噪声管理

1. 噪声预算分配：

总噪声目标：1e⁻（一个电子）
分配示例：

- 光子散粒噪声：0.7e⁻（不可避免）
- SF噪声：0.5e⁻
- CDS/放大器：0.4e⁻  
- ADC量化：0.3e⁻

2. 多增益读出（MGR）： 同时读出高低增益通道，后期合成HDR图像：

• 低增益通道：捕获高光细节
• 高增益通道：保留暗部信息
• 数字域融合：无缝过渡

3. 噪声整形技术： 将噪声能量移到不敏感频段：

• 过采样+数字滤波
• Σ-Δ调制思想应用
• 带外噪声不影响图像质量

5.2 相关双采样（CDS）电路

相关双采样是CMOS图像传感器中消除固定模式噪声（FPN）的核心技术，通过对复位电平和信号电平的差分处理，有效消除像素间的阈值电压差异和kTC噪声。

5.2.1 CDS原理与时序

基本工作流程

时序图：
RST  ──┐    ┌──
       └────┘
TX   ────┐  ┌──
         └──┘
SHR  ──┐  ┌────
       └──┘
SHS  ──────┐  ┌
           └──┘

信号：
V_FD  V_rst─────┐
              └─V_sig

CDS = V_sig - V_rst

1. 复位采样（SHR）：采样复位后的FD电压V_rst
2. 电荷转移：TX脉冲将光生电荷转移到FD
3. 信号采样（SHS）：采样包含信号的FD电压V_sig
4. 差分输出：CDS_out = V_sig - V_rst

5.2.2 模拟CDS实现

开关电容实现

         C_1
    ┌────┤├────┐
    |          |
V_pix──S1──┬──S3──┤-\
           |      |  >──── V_out
          C_2     ┤+/
           |      |
         ──S2──┬──S4
               |
             V_ref

工作阶段：

• φ1：S1、S2闭合，采样V_rst到C_1、C_2
• φ2：S3、S4闭合，采样V_sig并输出差值

连续时间CDS

采用差分放大器直接实现：

V_rst ──┤>──┐
            ├─── V_out = G × (V_sig - V_rst)
V_sig ──┤>──┘

优点：结构简单，功耗低 缺点：需要精确匹配，易受失调影响

5.2.3 数字CDS实现

在列ADC后进行数字域CDS：

优势：

- 不受模拟失配影响
- 可实现复杂算法
- 易于集成多种降噪技术

实现方式：
D_out = ADC(V_sig) - ADC(V_rst)

双斜率积分ADC中的CDS

积分器输出：
      /│    │\
     / │    │ \
    /  │    │  \
   /   │    │   \
  /    │    │    \
 /     │    │     \
└──────┴────┴──────
 T_rst T_sig T_ref

计数值：N_CDS = N_sig - N_rst

5.2.4 CDS性能分析

噪声抑制能力

CDS对不同噪声源的抑制效果：

1. 完全抑制：固定模式噪声（FPN）、失调电压
2. 部分抑制：kTC噪声（相关部分）
3. 无法抑制：光子散粒噪声、读出噪声

噪声传递函数：

NTF(f) = 2 × |sin(πfT_CDS)|

其中T_CDS是两次采样的时间间隔。

带宽考虑

CDS引入的带宽限制：

• 有效带宽：BW_eff ≈ 1/(2πT_CDS)
• 建立时间要求：t_settle > 5τ（τ为RC时间常数）

5.3 列并行ADC架构

列并行ADC是现代CMOS图像传感器的主流架构，每列配置独立ADC，实现高速并行转换。

5.3.1 架构比较

串行ADC架构

像素阵列
    ↓
  MUX
    ↓
单个高速ADC
    ↓
数字输出

• 优点：面积小，匹配好
• 缺点：速度受限，功耗高

列并行架构

像素阵列
↓ ↓ ↓ ↓
ADC ADC ADC ADC
↓ ↓ ↓ ↓
数字处理

• 优点：高帧率，低功耗
• 缺点：面积大，列间匹配挑战

5.3.2 列ADC类型选择

不同ADC类型在CMOS传感器中的适用性：

| ADC类型 | 分辨率 | 速度 | 功耗 | 面积 | 应用场景 |

5.3.3 列固定模式噪声校正

数字校正技术

1. 增益校正：

G_cal[i] = Mean(all_columns) / Mean(column_i)
Output[i] = Input[i] × G_cal[i]

2. 失调校正：

Offset[i] = Dark_level[i] - Target_black
Output[i] = Input[i] - Offset[i]

片上校准电路

校准流程：

1. 暗场采集 → 失调校准系数
2. 均匀光照 → 增益校准系数
3. 存储系数到片上存储器
4. 实时应用校正

5.4 斜坡ADC设计

斜坡ADC（Ramp ADC）因其结构简单、功耗低、易于实现高分辨率而成为CMOS图像传感器的主流选择。

5.4.1 单斜率ADC原理

基本结构

        比较器
V_pixel ──┤-\
          |  >─── D_out
V_ramp ───┤+/     ↓
          ↑    计数器
      斜坡发生器   ↑
                 CLK

工作过程：

1. 斜坡电压从V_min线性增加到V_max
2. 当V_ramp > V_pixel时，比较器翻转
3. 记录此时的计数值作为数字输出

转换时间：T_conv = 2^N × T_clk（N位分辨率）

5.4.2 双斜率ADC优化

双斜率转换提高速度

粗转换阶段（MSB）：
大步进斜坡，快速逼近
↓
细转换阶段（LSB）：
小步进斜坡，精确量化

总转换时间：T_total = 2^(N/2) × T_clk × 2

相比单斜率，速度提升√(2^N)倍。

5.4.3 斜坡发生器设计

电流舵DAC实现

     I_ref
       ↓
   ┌───┼───┬───┬───┐
   │   │   │   │   │
  2^0 2^1 2^2 2^3 2^N
   ↓   ↓   ↓   ↓   ↓
   SW  SW  SW  SW  SW
   ↓   ↓   ↓   ↓   ↓
   └───┴───┴───┴───┘
           ↓
         R_load
           ↓
         V_ramp

线性度要求：

• DNL < 0.5 LSB
• INL < 1 LSB
• 单调性保证

积分器型斜坡发生器

       I_ref
         ↓
     ┌───┤
     │   │
     │  ═╪═ C_int
     │   │
     └───┤-\
         |  >─── V_ramp
     ┌───┤+/
     │
   V_ref

斜率：dV/dt = I_ref / C_int

优点：

• 本质单调
• 线性度好
• 噪声低

5.4.4 比较器设计考虑

动态比较器

      CLK
       ↓
    ┌──┴──┐
    │     │
V_in─┤  D  ├─D_out
    │     │
V_ref┤     │
    └─────┘

关键参数：

• 失调电压：< 1 LSB
• 比较速度：< T_clk/4
• 功耗：动态功耗为主
• 噪声：输入参考噪声 < 0.5 LSB_rms

失调校准技术

1. 前台校准： - 输入短接测量失调 - 存储校准值 - 运行时补偿

2. 后台校准： - 利用冗余比较器 - 实时跟踪失调变化 - 自适应补偿

5.5 逐次逼近ADC

SAR ADC在CMOS图像传感器中提供了速度和功耗的良好平衡，特别适合高帧率应用。

5.5.1 SAR ADC基本原理

二进制搜索算法

初始：设置MSB=1
循环N次：
  if (V_in > V_DAC)
    保持当前位=1
  else
    清除当前位=0
  移至下一位

架构框图

        ┌─────────┐
V_in ───┤S/H      │
        └────┬────┘
             │
        ┌────↓────┐
        │比较器   │
        └────┬────┘
             │
        ┌────↓────┐
        │SAR逻辑 │
        └────┬────┘
             │
        ┌────↓────┐
        │  DAC    │
        └─────────┘

5.5.2 电容阵列DAC

二进制权重电容阵列

V_in ──S1──┬──┬──┬──┬──┬── V_x
           │  │  │  │  │
          8C 4C 2C  C  C
           │  │  │  │  │
          S2 S3 S4 S5 S6
         ↙ ↘
      V_ref GND

转换步骤：

1. 采样：所有电容接V_in
2. 保持：底板切换到V_ref或GND
3. 电荷重分配产生比较电压

分段电容阵列

减少电容总量和面积：

MSB段          LSB段
├──4C──2C──C──┼──C/16──┼──4C──2C──C──┤
              │        │
           C_bridge  C_atten

总电容减少：从2^N×C降至2×2^(N/2)×C

5.5.3 SAR ADC在CMOS传感器中的优化

异步SAR时序

消除外部高频时钟需求：

比较器就绪信号触发下一位转换
├─比较─┼─DAC建立─┼─比较─┼─DAC建立─┼...
自适应时序，提高平均转换速度

噪声整形SAR

结合Σ-Δ调制器思想：

       ┌─────────┐
V_in──→│ SAR核心 ├──→D_out
       └────┬────┘
            │
       ┌────↓────┐
       │噪声整形 │
       │  滤波器 │
       └─────────┘

有效位数提升1-2位，代价是转换时间增加。

列间失配校准

1. 前台校准模式： - 所有列输入相同参考电压 - 测量各列输出差异 - 计算校准系数

2. 伪随机抖动技术： - 在LSB级别加入抖动 - 多帧平均消除量化误差 - 改善列间一致性

5.6 Σ-Δ ADC在CMOS传感器中的应用

Σ-Δ ADC通过过采样和噪声整形实现高分辨率，适合低速高精度应用。

5.6.1 Σ-Δ调制器原理

一阶Σ-Δ调制器

        ┌───┐     ┌───┐
X(z)──→⊕──→│∫  ├──→│Q  ├──→Y(z)
      ↑    └───┘    └───┘
      │                │
      └────────────────┘
           -1

信号传递函数：STF(z) = 1 噪声传递函数：NTF(z) = 1 - z^(-1)

量化噪声被推到高频，通过数字滤波器抑制。

二阶调制器改进

NTF(z) = (1 - z^(-1))^2

40dB/dec的噪声整形斜率，显著提高信噪比。

5.6.2 增量型Σ-Δ ADC

专为图像传感器优化的Σ-Δ架构：

工作原理

1. 每个像素转换前复位调制器
2. 固定采样周期内计数
3. 无需复杂抽取滤波器

转换周期：
├─复位─┼─────积分/计数─────┼─输出─┤
       └──────OSR周期──────┘

优势：

• 结构简单
• 无需连续工作
• 适合列并行实现

5.6.3 实现考虑

运算放大器要求

增益带宽积：GBW > OSR × f_s × 5 其中OSR是过采样率，f_s是采样频率。

功耗优化策略：

- 动态偏置
- 类AB输出级
- 开关运放技术

数字滤波器设计

简单计数器实现sinc滤波器：

H(z) = [1 - z^(-OSR)] / [OSR × (1 - z^(-1))]

级联实现高阶滤波：

sinc^2: 两级计数器级联
sinc^3: 三级计数器级联

过采样率选择

权衡因素： | OSR | 分辨率提升 | 转换时间 | 功耗 |

5.6.4 混合架构ADC

SAR-Σ-Δ混合

结合两者优势：

第一级：8位SAR粗量化
    ↓
残差放大
    ↓
第二级：4位Σ-Δ细量化
    ↓
数字组合：12-14位输出

优点：

• 速度比纯Σ-Δ快
• 精度比纯SAR高
• 功耗适中

本章小结

本章系统介绍了CMOS图像传感器读出电路的设计要点：

核心概念回顾

1. 源跟随器与列放大器 - SF增益：A_SF ≈ 1 - 1/(g_m × R_load) - 噪声贡献：热噪声和1/f噪声 - PGA提供可编程增益适应动态范围

2. 相关双采样（CDS） - 消除原理：V_out = V_sig - V_rst - 完全抑制FPN和失调 - 部分抑制kTC噪声

3. 列并行ADC架构 - 并行度提升帧率 - 列间匹配是关键挑战 - 数字校正补偿失配

4. 斜坡ADC - 转换时间：T = 2^N × T_clk - 双斜率优化速度 - 线性度依赖于斜坡发生器

5. SAR ADC - N位需要N个时钟周期 - 电容阵列实现DAC - 异步时序提高效率

6. Σ-Δ ADC - 过采样率OSR决定精度提升 - 噪声整形：NTF(z) = (1-z^(-1))^L - 增量型适合图像传感器

关键设计公式

噪声计算：

• 总读出噪声：σ_read = √(σ_SF^2 + σ_CDS^2 + σ_ADC^2)
• CDS噪声增益：√2（对不相关噪声）
• ADC量化噪声：σ_q = LSB/√12

速度-功耗权衡：

• 斜坡ADC：P ∝ 2^N × f_frame
• SAR ADC：P ∝ N × C × V^2 × f_frame
• Σ-Δ ADC：P ∝ OSR × f_pixel

动态范围：

• DR = 20log10(V_full_scale / V_noise)
• CDS后DR提升：~6dB（消除FPN）

练习题

基础题

习题5.1 源跟随器设计 一个像素源跟随器，晶体管W/L=10μm/1μm，μ_n×C_ox=100μA/V^2，偏置电流I_bias=10μA。计算： a) 跨导g_m b) 如果列线电容C_col=5pF，估算建立时间 c) 输入参考热噪声（T=300K）

习题5.2 CDS时序分析 4T像素的CDS操作，复位采样到信号采样间隔T_CDS=10μs。如果像素输出带宽需要大于100kHz，判断CDS是否会限制带宽？如何优化？

习题5.3 斜坡ADC转换时间 设计12位斜坡ADC，时钟频率f_clk=100MHz，计算： a) 单斜率转换时间 b) 双斜率（6+6位）转换时间 c) 要达到30fps全画幅（1920×1080）读出，需要多少列并行ADC？

挑战题

习题5.4 SAR ADC电容阵列设计 设计10位SAR ADC的分段电容DAC，单位电容C_u=10fF，要求： a) 计算传统二进制阵列的总电容 b) 设计5+5分段结构，计算衰减电容值 c) 分析kT/C噪声对SNR的影响

习题5.5 Σ-Δ ADC过采样设计 设计增量型Σ-Δ ADC用于低噪声成像，目标14位ENOB，使用二阶调制器。计算所需OSR，并分析功耗影响。

习题5.6 列FPN校正算法 1000列传感器，测得列增益标准差σ_g=2%，列失调标准差σ_o=5mV（12位ADC，满幅1V）。设计数字校正算法，分析校正精度要求。

习题5.7 混合ADC架构优化 设计SAR-斜坡混合ADC，目标12位、1MS/s。SAR完成8位MSB，斜坡完成4位LSB。优化时序分配和功耗。

习题5.8 读出链路噪声预算 完整读出链路：像素SF → CDS → PGA(增益4) → 12位ADC。 给定：SF噪声100μV_rms，CDS后噪声150μV_rms，ADC噪声0.5LSB_rms。计算输入参考总噪声，并提出优化方案。

常见陷阱与错误

1. 源跟随器设计陷阱

错误：忽略体效应导致增益下降

• SF晶体管的阈值电压随源极电压变化
• 实际增益低于理想值
• 解决：采用深N阱隔离或考虑体效应补偿

错误：偏置电流源进入线性区

• 列电压摆幅受限
• 非线性失真增加
• 解决：确保V_DS,bias > V_GS - V_th，采用级联电流源

2. CDS实施错误

错误：采样时序不当引入额外噪声

• 复位噪声未完全相关
• 引入额外的采样噪声
• 解决：确保复位完全建立后采样，优化采样间隔

错误：忽略有限带宽影响

• CDS限制了信号带宽
• 快速信号被衰减
• 解决：根据应用需求设计CDS带宽，考虑管线化结构

3. ADC设计常见问题

错误：斜坡ADC线性度问题

• 斜坡非线性导致DNL/INL恶化
• 图像出现条纹
• 解决：采用积分器型斜坡，加强电流源匹配

错误：SAR ADC电容失配

• DAC非单调
• 丢码现象
• 解决：增加冗余位，采用校准技术

错误：Σ-Δ ADC稳定性问题

• 高阶调制器不稳定
• 输出饱和
• 解决：限制输入范围，采用稳定的NTF设计

4. 系统级错误

错误：忽略串扰影响

• 相邻列信号耦合
• 出现鬼影
• 解决：增加屏蔽，优化布局布线

错误：时钟抖动影响

• ADC精度下降
• 增加噪声
• 解决：使用低抖动时钟源，优化时钟分配网络

错误：电源噪声耦合

• PSRR不足
• 横条纹噪声
• 解决：独立电源域，增加去耦电容，差分结构

5. 调试技巧

列FPN诊断

症状：垂直条纹
检查：

1. 测量暗场图像，分析列均值分布
2. 检查列放大器失调
3. 验证ADC参考电压一致性

随机噪声过大

症状：图像颗粒感强
检查：

1. 测量各级噪声贡献
2. 检查CDS时序
3. 验证偏置电流稳定性

非线性失真

症状：灰度不连续
检查：

1. 测试ADC的DNL/INL
2. 检查SF工作点
3. 验证斜坡线性度

最佳实践检查清单

设计阶段

源跟随器与放大器

• [ ] SF晶体管尺寸优化（噪声vs速度）
• [ ] 偏置电流选择（功耗vs性能）
• [ ] 体效应补偿考虑
• [ ] 列放大器增益可编程性
• [ ] 差分架构提高PSRR
• [ ] 失调校准机制

CDS电路

• [ ] 采样时序优化
• [ ] kTC噪声最小化
• [ ] 带宽与建立时间平衡
• [ ] 数字CDS vs 模拟CDS选择
• [ ] 相关多采样选项

ADC选择与设计

• [ ] ADC类型匹配应用需求
• [ ] 分辨率与速度权衡
• [ ] 功耗预算分配
• [ ] 列间匹配规格
• [ ] 校准策略制定

版图设计

匹配与屏蔽

• [ ] 关键器件匹配版图
• [ ] 敏感信号屏蔽
• [ ] 电源/地线规划
• [ ] 去耦电容布置
• [ ] 热梯度考虑

信号完整性

• [ ] 最小化寄生电容
• [ ] 减少串扰路径
• [ ] 时钟树平衡
• [ ] 参考电压分配网络
• [ ] ESD保护设计

验证测试

功能验证

• [ ] 全信号范围测试
• [ ] 各增益档位验证
• [ ] CDS功能确认
• [ ] ADC单调性测试
• [ ] 时序裕量验证

性能表征

• [ ] 噪声水平测量
• [ ] 线性度（DNL/INL）测试
• [ ] 动态范围验证
• [ ] 功耗测量
• [ ] 温度特性测试

系统集成

• [ ] 与ISP接口验证
• [ ] 时钟域交叉检查
• [ ] 电源序列验证
• [ ] EMI/EMC测试
• [ ] 可靠性评估

量产考虑

良率优化

• [ ] 工艺偏差分析
• [ ] 蒙特卡洛仿真
• [ ] 校准算法鲁棒性
• [ ] 测试覆盖率
• [ ] 失效模式分析

成本控制

• [ ] 面积优化
• [ ] 测试时间最小化
• [ ] 校准复杂度平衡
• [ ] 功耗规格满足
• [ ] 封装选择优化

通过系统的检查清单，确保读出电路设计的完整性和可靠性，避免后期返工，提高一次成功率。