本章深入探讨CMOS图像传感器的信号读出电路设计，从像素输出的微弱模拟信号到最终的数字输出。读者将掌握：
读出电路是决定传感器性能的关键环节，直接影响噪声水平、动态范围、帧率和功耗。本章将从电路原理出发，结合实际设计案例，帮助读者建立完整的读出链路设计能力。
像素内的源跟随器（Source Follower, SF）是读出链路的第一级，将浮动扩散节点（FD）的高阻抗信号转换为低阻抗输出，驱动列线负载。作为像素与外部电路的接口，SF的设计直接影响整个传感器的噪声性能和动态响应。
基本结构与工作原理
源跟随器本质上是一个共漏极放大器，提供接近单位增益的电压缓冲。在4T像素中，SF晶体管的栅极连接到浮动扩散节点，源极通过选择晶体管连接到列线。
VDD
|
├─[RST]──┐
| |
| C_FD
| |
├─[TX]──PPD
|
| ┌────┐
└───┤M_SF├──┬── V_pix
└────┘ |
[SEL]
|
列线
|
I_bias
浮动扩散节点具有极小的电容（通常10-30fF），任何直接连接都会因为负载电容而严重衰减信号。源跟随器通过其高输入阻抗（理论上无穷大）和低输出阻抗（1/g_m）实现阻抗变换。当选择晶体管导通时，SF晶体管与列底部的电流源形成源跟随器结构。
源跟随器的小信号分析揭示了其增益特性。考虑体效应和沟道长度调制，完整的电压增益表达式为：
A_SF = g_m × R_load / (1 + g_m × R_load + g_mb × R_load + g_ds × R_load)
其中：
在理想情况下，如果忽略体效应和沟道长度调制，且g_m × R_load » 1，增益可简化为：
A_SF ≈ 1 - 1/(g_m × R_load)
实际设计中，由于体效应的存在，增益通常在0.85-0.95之间。体效应系数γ（典型值0.2-0.4）直接影响增益损失。
设计考虑因素
源跟随器的设计涉及多个相互制约的参数，需要在性能指标间进行精心权衡。每个设计决策都会在系统层面产生连锁反应，影响传感器的整体性能。理解这些权衡关系是优化读出链路的关键。
SF必须工作在饱和区以保证良好的线性度。这要求源极电压始终满足饱和条件。晶体管从饱和区进入线性区会导致增益突变和谐波失真，在图像中表现为灰度压缩和色彩偏差。输出电压摆幅受到多重限制：
其中V_ov是过驱动电压，典型值200-300mV。过驱动电压不能太小，否则跨导降低，噪声增加；也不能太大，否则牺牲动态范围。V_DS,sat是电流源保持饱和所需的最小漏源电压，通常需要100-200mV的裕量。这些限制决定了传感器的动态范围上限。
在实际设计中，还需要考虑工艺角（Process Corner）的影响。快角（Fast Corner）下阈值电压降低，增大了动态范围但可能导致漏电流增加；慢角（Slow Corner）下阈值电压升高，压缩了动态范围。设计必须在所有工艺角下保证性能指标，这通常意味着需要额外的设计裕量。
为了最大化动态范围，设计者通常采用以下策略：
线性度的另一个重要方面是跨导g_m的信号依赖性。当输入信号变化时，工作点偏移导致g_m变化，引入谐波失真。三阶截点（IP3）可以表征这种非线性：
IP3 ≈ √(2/3) × (V_ov)^(3/2) / √(I_D)
源跟随器是读出链路的第一个有源级，其噪声直接叠加到信号上，无法通过后续处理消除。主要噪声源包括：
v_n,thermal^2 = 4kT × γ / g_m
其中γ是噪声系数，长沟道器件γ≈2/3，短沟道器件γ可达1-2
v_n,flicker^2 = K_f / (C_ox × W × L × f)
K_f是工艺相关的闪烁噪声系数，NMOS典型值10^-24 V²·F
i_n,gate^2 = 2q × I_gate
总噪声功率谱密度为各分量之和。在典型读出频率（1-10MHz），1/f噪声和热噪声都很重要。转角频率f_c（1/f噪声与热噪声相等的频率）为：
f_c = K_f × g_m / (4kT × γ × C_ox × W × L)
增大晶体管面积可以降低1/f噪声，但会增加寄生电容，影响速度。
源跟随器的响应速度决定了最大帧率，这是视频应用和高速成像的关键指标。速度限制来自两个方面：小信号建立时间和大信号压摆率。小信号带宽由输出节点的RC时间常数决定：
建立时间决定了像素值能否在分配的读出时间内稳定到所需精度。对于12位精度，需要建立到0.024%（1/4096），实际需要约9个时间常数。如果建立不充分，会导致图像拖尾和运动模糊。
列电容C_col是速度的主要限制因素，包括多个组成部分：
列长度是影响速度的关键参数。现代高分辨率传感器采用多种技术缩短有效列长度：上下分区读出（将阵列分为上下两部分）、多通道并行输出（将列分组到不同输出通道）、片上数据压缩（减少输出数据量）。
提高速度的方法需要综合考虑系统影响：
功耗是便携设备的关键约束，直接影响电池寿命和热管理：
现代设计采用多种节能技术，实现功耗与性能的动态平衡：
列放大器提供额外增益，改善信噪比，并实现差分信号处理。在现代CMOS图像传感器中，列放大器不仅仅是简单的增益级，还承担着信号调理、噪声抑制和动态范围优化的重要功能。
可编程增益放大器（PGA）架构
可编程增益是适应宽动态范围场景的关键技术，相当于传统相机的ISO调节功能。通过在模拟域提供增益，可以充分利用ADC的量化范围，避免在暗场景下量化噪声主导。这种模拟增益优于数字增益的原因在于：模拟增益发生在ADC量化之前，不会放大量化噪声；而数字增益只是简单地放大已量化的信号，同时放大了量化误差。
在实际应用中，PGA必须在不同光照条件下快速切换增益。例如，从室内转到室外拍摄时，可能需要在几毫秒内从16×增益切换到1×增益。这要求PGA具有快速建立能力和低切换噪声。增益切换时的瞬态响应如果处理不当，会在视频中产生可见的闪烁或亮度跳变。
R_f (可切换)
┌──/\/\/\──┐
| |
V_in─┴─┤-\ |
| >─────┴─── V_out
┌──┤+/
|
R_in
|
GND
基本的反相放大器配置提供增益：G = 1 + R_f/R_in
实际实现中，反馈网络采用多种优化技术：
二进制权重电阻阵列：使用开关选择不同的反馈电阻组合，实现2^N种增益设置。电阻匹配精度直接影响增益精度。
电容反馈网络：在开关电容电路中，用电容比实现精确增益。优势是不受绝对值偏差影响，只依赖于匹配精度。
连续可调增益：使用MOS管工作在线性区作为可变电阻，通过控制栅压实现连续增益调节。适合自动增益控制（AGC）应用。
增益切换策略需要考虑：
典型的增益档位设计（ISO感光度对应）：
差分架构的实现与优化
全差分架构是高性能传感器的标准选择，其优势远超单端设计：
差分输入级：
V_in+ ──┤\
| >─┬── V_out+
V_in- ──┤/ │
│
┌─────┴─────┐
│ 共模反馈 │
└───────────┘
│
V_in+ ──┤\ │
| >──┴── V_out-
V_in- ──┤/
关键优势深入分析：
共模噪声抑制：电源噪声、衬底噪声、电磁干扰等共模信号被抑制。共模抑制比（CMRR）典型值60-80dB。
电源抑制比（PSRR）提升：差分结构对电源变化不敏感，PSRR可达70-90dB，比单端提高20-30dB。
输出摆幅加倍：相同电源电压下，差分输出摆幅是单端的两倍，提高3dB的动态范围。
偶次谐波消除：差分信号的对称性自然消除偶次谐波失真，改善线性度。THD典型改善10-20dB。
时钟馈通抑制：开关电容电路中，差分结构抵消时钟馈通和电荷注入效应。
共模反馈（CMFB）电路是差分放大器的关键：
读出链路的噪声优化是提升传感器性能的核心任务。由于噪声源分布在不同位置，需要采用系统化的优化方法，在各个层级实施针对性的降噪技术。
像素级优化技术
像素内的噪声优化聚焦于源跟随器，这是最关键的噪声贡献者：
增大SF晶体管面积是降低1/f噪声的直接方法，但需要权衡多个因素：
最优尺寸设计流程：
1. 1/f噪声约束：W×L > K_f×BW/(4kT×γ×f_corner)
2. 热噪声约束：g_m > 4kT×γ×BW/V_n,target²
3. 面积约束：W×L < A_pixel × 填充因子限制
4. 速度约束：C_gs + C_gd < C_max
典型设计选择W/L=2-5，绝对尺寸W=1-2μm，L=0.5-1μm。使用最小长度会增加短沟道效应和热噪声，但减少面积。折衷方案是使用1.5-2倍最小长度。
偏置电流影响多个性能指标，需要动态优化：
噪声与偏置关系：
- 热噪声 ∝ 1/√I_bias（通过g_m）
- 建立时间 ∝ 1/I_bias
- 功耗 ∝ I_bias
自适应偏置策略：
埋沟（Buried Channel）MOSFET将导电沟道移离Si-SiO2界面，显著降低1/f噪声：
在源极串联小电阻提供局部负反馈：
列级优化技术
列放大器和CDS电路的噪声优化关注低频噪声消除和带宽噪声抑制：
斩波技术通过调制解调过程将1/f噪声移到高频：
工作原理：
输入 → 调制(f_chop) → 放大器 → 解调(f_chop) → 低通滤波 → 输出
↑ ↑
└────────── f_chop时钟 ──────────┘
关键参数设计：
效果：1/f噪声降低20-40dB，但增加高频噪声底。
CMS通过多次采样平均降低随机噪声：
噪声降低因子：√N（N为采样次数）
时间代价：N倍采样时间
实现方式：
实际限制：
消除放大器失调和低频噪声：
两相工作：
φ1（自动归零相）：
- 输入短路
- 存储失调电压到电容
φ2（放大相）：
- 正常放大
- 失调电压被减去
优势：
缺点：
结合CDS和可调偏移，优化暗电流补偿：
系统级噪声管理
总噪声目标：1e⁻（一个电子）
分配示例：
- 光子散粒噪声：0.7e⁻（不可避免）
- SF噪声：0.5e⁻
- CDS/放大器：0.4e⁻
- ADC量化：0.3e⁻
相关双采样是CMOS图像传感器中消除固定模式噪声（FPN）的核心技术，通过对复位电平和信号电平的差分处理，有效消除像素间的阈值电压差异和kTC噪声。
基本工作流程
时序图：
RST ──┐ ┌──
└────┘
TX ────┐ ┌──
└──┘
SHR ──┐ ┌────
└──┘
SHS ──────┐ ┌
└──┘
信号：
V_FD V_rst─────┐
└─V_sig
CDS = V_sig - V_rst
开关电容实现
C_1
┌────┤├────┐
| |
V_pix──S1──┬──S3──┤-\
| | >──── V_out
C_2 ┤+/
| |
──S2──┬──S4
|
V_ref
工作阶段：
连续时间CDS
采用差分放大器直接实现：
V_rst ──┤>──┐
├─── V_out = G × (V_sig - V_rst)
V_sig ──┤>──┘
优点：结构简单，功耗低 缺点：需要精确匹配，易受失调影响
在列ADC后进行数字域CDS：
优势：
- 不受模拟失配影响
- 可实现复杂算法
- 易于集成多种降噪技术
实现方式：
D_out = ADC(V_sig) - ADC(V_rst)
双斜率积分ADC中的CDS
积分器输出：
/│ │\
/ │ │ \
/ │ │ \
/ │ │ \
/ │ │ \
/ │ │ \
└──────┴────┴──────
T_rst T_sig T_ref
计数值：N_CDS = N_sig - N_rst
噪声抑制能力
CDS对不同噪声源的抑制效果：
噪声传递函数：
NTF(f) = 2 × |sin(πfT_CDS)|
其中T_CDS是两次采样的时间间隔。
带宽考虑
CDS引入的带宽限制：
列并行ADC是现代CMOS图像传感器的主流架构，每列配置独立ADC，实现高速并行转换。
串行ADC架构
像素阵列
↓
MUX
↓
单个高速ADC
↓
数字输出
列并行架构
像素阵列
↓ ↓ ↓ ↓
ADC ADC ADC ADC
↓ ↓ ↓ ↓
数字处理
不同ADC类型在CMOS传感器中的适用性：
| ADC类型 | 分辨率 | 速度 | 功耗 | 面积 | 应用场景 |
|---|---|---|---|---|---|
| 斜坡ADC | 10-14位 | 中等 | 低 | 小 | 主流选择 |
| SAR ADC | 8-12位 | 快 | 中等 | 中等 | 高帧率 |
| Σ-Δ ADC | 12-16位 | 慢 | 高 | 大 | 高精度 |
| 循环ADC | 10-12位 | 中等 | 中等 | 小 | 紧凑设计 |
数字校正技术
G_cal[i] = Mean(all_columns) / Mean(column_i)
Output[i] = Input[i] × G_cal[i]
Offset[i] = Dark_level[i] - Target_black
Output[i] = Input[i] - Offset[i]
片上校准电路
校准流程：
1. 暗场采集 → 失调校准系数
2. 均匀光照 → 增益校准系数
3. 存储系数到片上存储器
4. 实时应用校正
斜坡ADC（Ramp ADC）因其结构简单、功耗低、易于实现高分辨率而成为CMOS图像传感器的主流选择。
基本结构
比较器
V_pixel ──┤-\
| >─── D_out
V_ramp ───┤+/ ↓
↑ 计数器
斜坡发生器 ↑
CLK
工作过程：
转换时间：T_conv = 2^N × T_clk（N位分辨率）
双斜率转换提高速度
粗转换阶段（MSB）：
大步进斜坡，快速逼近
↓
细转换阶段（LSB）：
小步进斜坡，精确量化
总转换时间：T_total = 2^(N/2) × T_clk × 2
相比单斜率，速度提升√(2^N)倍。
电流舵DAC实现
I_ref
↓
┌───┼───┬───┬───┐
│ │ │ │ │
2^0 2^1 2^2 2^3 2^N
↓ ↓ ↓ ↓ ↓
SW SW SW SW SW
↓ ↓ ↓ ↓ ↓
└───┴───┴───┴───┘
↓
R_load
↓
V_ramp
线性度要求：
积分器型斜坡发生器
I_ref
↓
┌───┤
│ │
│ ═╪═ C_int
│ │
└───┤-\
| >─── V_ramp
┌───┤+/
│
V_ref
斜率：dV/dt = I_ref / C_int
优点：
动态比较器
CLK
↓
┌──┴──┐
│ │
V_in─┤ D ├─D_out
│ │
V_ref┤ │
└─────┘
关键参数：
失调校准技术
SAR ADC在CMOS图像传感器中提供了速度和功耗的良好平衡，特别适合高帧率应用。
二进制搜索算法
初始：设置MSB=1
循环N次：
if (V_in > V_DAC)
保持当前位=1
else
清除当前位=0
移至下一位
架构框图
┌─────────┐
V_in ───┤S/H │
└────┬────┘
│
┌────↓────┐
│比较器 │
└────┬────┘
│
┌────↓────┐
│SAR逻辑 │
└────┬────┘
│
┌────↓────┐
│ DAC │
└─────────┘
二进制权重电容阵列
V_in ──S1──┬──┬──┬──┬──┬── V_x
│ │ │ │ │
8C 4C 2C C C
│ │ │ │ │
S2 S3 S4 S5 S6
↙ ↘
V_ref GND
转换步骤：
分段电容阵列
减少电容总量和面积：
MSB段 LSB段
├──4C──2C──C──┼──C/16──┼──4C──2C──C──┤
│ │
C_bridge C_atten
总电容减少：从2^N×C降至2×2^(N/2)×C
异步SAR时序
消除外部高频时钟需求：
比较器就绪信号触发下一位转换
├─比较─┼─DAC建立─┼─比较─┼─DAC建立─┼...
自适应时序，提高平均转换速度
噪声整形SAR
结合Σ-Δ调制器思想：
┌─────────┐
V_in──→│ SAR核心 ├──→D_out
└────┬────┘
│
┌────↓────┐
│噪声整形 │
│ 滤波器 │
└─────────┘
有效位数提升1-2位，代价是转换时间增加。
列间失配校准
Σ-Δ ADC通过过采样和噪声整形实现高分辨率，适合低速高精度应用。
一阶Σ-Δ调制器
┌───┐ ┌───┐
X(z)──→⊕──→│∫ ├──→│Q ├──→Y(z)
↑ └───┘ └───┘
│ │
└────────────────┘
-1
信号传递函数：STF(z) = 1 噪声传递函数：NTF(z) = 1 - z^(-1)
量化噪声被推到高频，通过数字滤波器抑制。
二阶调制器改进
NTF(z) = (1 - z^(-1))^2
40dB/dec的噪声整形斜率，显著提高信噪比。
专为图像传感器优化的Σ-Δ架构：
工作原理
转换周期：
├─复位─┼─────积分/计数─────┼─输出─┤
└──────OSR周期──────┘
优势：
运算放大器要求
增益带宽积：GBW > OSR × f_s × 5 其中OSR是过采样率，f_s是采样频率。
功耗优化策略：
- 动态偏置
- 类AB输出级
- 开关运放技术
数字滤波器设计
简单计数器实现sinc滤波器：
H(z) = [1 - z^(-OSR)] / [OSR × (1 - z^(-1))]
级联实现高阶滤波：
sinc^2: 两级计数器级联
sinc^3: 三级计数器级联
过采样率选择
权衡因素： | OSR | 分辨率提升 | 转换时间 | 功耗 | |—–|———–|———|——| | 16 | 2 bits | 16× | 低 | | 64 | 3 bits | 64× | 中 | | 256 | 4 bits | 256× | 高 |
SAR-Σ-Δ混合
结合两者优势：
第一级：8位SAR粗量化
↓
残差放大
↓
第二级：4位Σ-Δ细量化
↓
数字组合：12-14位输出
优点：
本章系统介绍了CMOS图像传感器读出电路的设计要点：
噪声计算：
速度-功耗权衡：
动态范围：
习题5.1 源跟随器设计 一个像素源跟随器，晶体管W/L=10μm/1μm，μ_n×C_ox=100μA/V^2，偏置电流I_bias=10μA。计算： a) 跨导g_m b) 如果列线电容C_col=5pF，估算建立时间 c) 输入参考热噪声（T=300K）
习题5.2 CDS时序分析 4T像素的CDS操作，复位采样到信号采样间隔T_CDS=10μs。如果像素输出带宽需要大于100kHz，判断CDS是否会限制带宽？如何优化？
习题5.3 斜坡ADC转换时间 设计12位斜坡ADC，时钟频率f_clk=100MHz，计算： a) 单斜率转换时间 b) 双斜率（6+6位）转换时间 c) 要达到30fps全画幅（1920×1080）读出，需要多少列并行ADC？
习题5.4 SAR ADC电容阵列设计 设计10位SAR ADC的分段电容DAC，单位电容C_u=10fF，要求： a) 计算传统二进制阵列的总电容 b) 设计5+5分段结构，计算衰减电容值 c) 分析kT/C噪声对SNR的影响
习题5.5 Σ-Δ ADC过采样设计 设计增量型Σ-Δ ADC用于低噪声成像，目标14位ENOB，使用二阶调制器。计算所需OSR，并分析功耗影响。
习题5.6 列FPN校正算法 1000列传感器，测得列增益标准差σ_g=2%，列失调标准差σ_o=5mV（12位ADC，满幅1V）。设计数字校正算法，分析校正精度要求。
习题5.7 混合ADC架构优化 设计SAR-斜坡混合ADC，目标12位、1MS/s。SAR完成8位MSB，斜坡完成4位LSB。优化时序分配和功耗。
习题5.8 读出链路噪声预算 完整读出链路：像素SF → CDS → PGA(增益4) → 12位ADC。 给定：SF噪声100μV_rms，CDS后噪声150μV_rms，ADC噪声0.5LSB_rms。计算输入参考总噪声，并提出优化方案。
错误：忽略体效应导致增益下降
错误：偏置电流源进入线性区
错误：采样时序不当引入额外噪声
错误：忽略有限带宽影响
错误：斜坡ADC线性度问题
错误：SAR ADC电容失配
错误：Σ-Δ ADC稳定性问题
错误：忽略串扰影响
错误：时钟抖动影响
错误：电源噪声耦合
列FPN诊断
症状：垂直条纹
检查：
1. 测量暗场图像，分析列均值分布
2. 检查列放大器失调
3. 验证ADC参考电压一致性
随机噪声过大
症状：图像颗粒感强
检查：
1. 测量各级噪声贡献
2. 检查CDS时序
3. 验证偏置电流稳定性
非线性失真
症状：灰度不连续
检查：
1. 测试ADC的DNL/INL
2. 检查SF工作点
3. 验证斜坡线性度
通过系统的检查清单，确保读出电路设计的完整性和可靠性，避免后期返工，提高一次成功率。