本章深入探讨Chiplet互联的物理层实现细节，包括PHY架构设计、信号完整性分析、电源设计以及测试调试方法。通过学习本章，您将掌握Die-to-Die互联的关键物理层技术，理解不同设计选择的权衡，并能够设计高性能、低功耗的Chiplet互联系统。
Chiplet互联的PHY设计首先需要在并行和串行接口之间做出选择，这是影响性能、功耗和面积的关键决策。
并行接口特征：
并行接口的带宽计算： \(BW_{parallel} = N_{lanes} \times f_{data} \times W_{data}\)
其中 $N_{lanes}$ 是数据通道数，$f_{data}$ 是数据速率，$W_{data}$ 是每通道位宽。
串行接口特征：
串行接口的有效带宽： \(BW_{serial} = N_{pairs} \times R_{line} \times \frac{K}{K+OH}\)
其中 $N_{pairs}$ 是差分对数量，$R_{line}$ 是线速率，$K$ 是有效数据位，$OH$ 是编码开销。
选择准则：
并行接口适用场景：
- 超短距离（< 5mm）
- 功耗敏感应用
- 成本优先
- 2.5D封装（硅中介层）
串行接口适用场景：
- 较长距离（> 10mm）
- 高带宽密度需求
- 跨封装通信
- 标准协议支持（PCIe/CXL）
时钟架构是PHY设计的核心，直接影响系统的时序收敛和功耗。
源同步时钟（Source Synchronous）：
源同步架构中，发送端同时传输数据和时钟信号：
TX Die RX Die
┌────────┐ ┌────────┐
│ │ Data[N:0] ────────> │ │
│ TX │ │ RX │
│ Logic │ Clock ─────────────>│ Logic │
│ │ │ │
└────────┘ └────────┘
时序关系： \(t_{setup} + t_{hold} < T_{clock} - t_{skew} - t_{jitter}\)
嵌入式时钟（Embedded Clock）：
时钟信息嵌入在数据流中，接收端通过CDR恢复：
8b/10b编码示例：
Data: 10110001 → Encoded: 1011100110
CDR锁定过程：
Phase Detector → Loop Filter → VCO → Sampling
↑ ↓
└──────── Feedback ────────────┘
CDR的锁定时间： \(t_{lock} = \frac{2\pi \cdot N_{avg}}{K_{pd} \cdot K_{vco} \cdot \omega_{n}}\)
其中 $N_{avg}$ 是平均周期数，$K_{pd}$ 是鉴相器增益，$K_{vco}$ 是VCO增益，$\omega_{n}$ 是环路自然频率。
转发时钟（Forwarded Clock）：
介于源同步和嵌入式时钟之间的方案：
Mesochronous架构：
TX PLL → Divider → Forwarded Clock → RX
↓ ↓
TX Data ──────────────────────> RX Sampler
相位对齐要求： \(\phi_{data} - \phi_{clock} = n \cdot 2\pi \pm \Delta\phi_{tol}\)
高速信号传输中，信道损耗导致码间干扰（ISI），需要均衡技术补偿。
前馈均衡器（FFE）：
FFE通过预加重或去加重补偿信道的频率响应：
FFE传递函数：
H(z) = Σ(k=0 to N-1) c_k · z^(-k)
3-tap FFE示例：
y[n] = c₋₁·x[n+1] + c₀·x[n] + c₁·x[n-1]
FFE系数优化： \(\min_{c} E\{|y[n] - d[n]|^2\}\)
判决反馈均衡器（DFE）：
DFE使用已判决的符号消除后游标ISI：
DFE架构：
Input → Σ → Slicer → Output
↑ ↓
└─ FIR ←─────┘
DFE输出： \(y[n] = x[n] - \sum_{k=1}^{M} b_k \cdot \hat{d}[n-k]\)
连续时间线性均衡器（CTLE）：
CTLE在模拟域补偿高频损耗：
CTLE频率响应：
H(s) = K · (1 + s/ω_z)/(1 + s/ω_p)
峰值增益：
G_peak = 20·log₁₀(ω_p/ω_z) dB
均衡器级联优化： \(H_{total}(f) = H_{CTLE}(f) \cdot H_{FFE}(f) \cdot \frac{1}{1-H_{DFE}(f)}\)
在Chiplet互联中，当信号上升时间与传播延迟可比拟时，必须考虑传输线效应。
传输线判定准则： \(l > \frac{t_r}{6 \cdot t_{pd}}\)
其中 $l$ 是互联长度，$t_r$ 是上升时间，$t_{pd}$ 是单位长度传播延迟。
对于典型的封装材料：
特征阻抗计算：
微带线（Microstrip）： \(Z_0 = \frac{87}{\sqrt{\varepsilon_r + 1.41}} \ln\left(\frac{5.98h}{0.8w + t}\right)\)
带状线（Stripline）： \(Z_0 = \frac{60}{\sqrt{\varepsilon_r}} \ln\left(\frac{4h}{0.67\pi(0.8w + t)}\right)\)
其中 $h$ 是介质厚度，$w$ 是导线宽度，$t$ 是导线厚度。
传输线损耗模型：
总损耗包括导体损耗和介质损耗： \(\alpha_{total} = \alpha_{conductor} + \alpha_{dielectric}\)
导体损耗（考虑趋肤效应）： \(\alpha_c = \frac{R_s}{2Z_0} \cdot \sqrt{f}\)
其中 $R_s = \sqrt{\pi f \mu / \sigma}$ 是表面电阻。
介质损耗： \(\alpha_d = \frac{\pi f \sqrt{\varepsilon_r} \tan\delta}{c}\)
密集的Die-to-Die互联面临严重的串扰挑战。
近端串扰（NEXT）： \(NEXT = \frac{1}{4}\left(\frac{C_m}{C_s} + \frac{L_m}{L_s}\right) \cdot \frac{2l}{t_r}\)
远端串扰（FEXT）： \(FEXT = \frac{1}{2}\left(\frac{C_m}{C_s} - \frac{L_m}{L_s}\right) \cdot t_r\)
其中 $C_m$、$L_m$ 是互容和互感，$C_s$、$L_s$ 是自容和自感。
串扰抑制技术：
Signal GND Signal GND Signal
│ │ │ │ │
──┼──────┼─────┼──────┼─────┼──
│ │ │ │ │
3W规则：间距 ≥ 3倍线宽
差分模式串扰抑制：
V_diff = V+ - V-
串扰同模抵消
┌─────────────────┐ ← Signal Layer
│ ═══════════════ │
├─────────────────┤ ← Ground Plane
│ │
├─────────────────┤ ← Power Plane
│ ═══════════════ │
└─────────────────┘ ← Signal Layer
电源噪声耦合：
同步开关噪声（SSN）： \(V_{SSN} = L_{eff} \cdot N \cdot \frac{di}{dt}\)
其中 $N$ 是同时开关的I/O数量。
阻抗不匹配导致信号反射，影响信号完整性。
反射系数： \(\Gamma = \frac{Z_L - Z_0}{Z_L + Z_0}\)
驻波比（VSWR）： \(VSWR = \frac{1 + |\Gamma|}{1 - |\Gamma|}\)
终端匹配方案：
Signal ──────┬─── Rx
│
R_t
│
GND
R_t = Z_0
Tx ──R_s──────── Rx
R_s = Z_0 - R_out
VDD ──R_1──┬──── Rx
│
Signal ────┤
│
GND ──R_2──┘
R_1 || R_2 = Z_0
阻抗控制要求：
Chiplet系统的PDN设计需要考虑多die集成带来的复杂性。
PDN阻抗目标： \(Z_{target} = \frac{V_{DD} \cdot Ripple\%}{I_{transient}}\)
典型目标：
多级PDN架构：
VRM → PCB → Package → Interposer → Die
│ │ │ │ │
10mΩ 1mΩ 0.1mΩ 0.01mΩ 0.001mΩ
│ │ │ │ │
1MHz 10MHz 100MHz 1GHz 10GHz
各级贡献的频率范围：
PDN建模与分析：
RLC网络模型： \(Z_{PDN}(s) = R + sL + \frac{1}{sC}\)
谐振频率： \(f_{res} = \frac{1}{2\pi\sqrt{LC}}\)
反谐振频率： \(f_{anti} = \frac{1}{2\pi}\sqrt{\frac{L_1 + L_2}{L_1 L_2 C}}\)
电流分布优化：
Die 1 Die 2 Die 3
↓ ↓ ↓
══╪════════════╪════════════╪══ Power Mesh
│ │ │
──┴────────────┴────────────┴── Ground Plane
Current Density Distribution
电流密度约束： \(J_{max} < J_{EM} / SF\)
其中 $J_{EM}$ 是电迁移限制，$SF$ 是安全系数（典型2-3）。
多die系统需要精心设计的去耦电容网络。
电容层次结构：
去耦电容放置优化：
有效电感计算： \(L_{eff} = L_{mount} + L_{via} + L_{spread}\)
最优间距（基于目标阻抗）： \(d_{max} = \frac{c}{2\pi f \sqrt{\varepsilon_r}} \cdot \sqrt{\frac{Z_{target}}{Z_0}}\)
电容值选择：
所需电容量： \(C_{req} = \frac{I_{transient} \cdot t_{response}}{V_{droop}}\)
考虑ESR和ESL： \(Z_{cap}(f) = ESR + j(2\pi f \cdot ESL - \frac{1}{2\pi f \cdot C})\)
Chiplet间的电源噪声隔离对系统稳定性至关重要。
噪声耦合机制：
Die A → PDN → Die B
↓
Noise Transfer Function:
H(f) = Z_mutual / (Z_self_A + Z_self_B)
Aggressor Victim
│ │
────┴────────────────┴──── Substrate
└──── R_sub ─────┘
隔离技术：
VDD_CORE ═══╤═══════════ Die 1
│
VDD_IO ═══╪═══╤═══════ Die 2
│ │
VDD_PHY ═══╪═══╪═══╤═══ Die 3
│ │ │
GND ═══╧═══╧═══╧═══ Common
π型滤波器：
IN ──┬── L ──┬── OUT
│ │
C₁ C₂
│ │
GND GND
滤波器传递函数： \(H(s) = \frac{1}{1 + s^2LC_2 + s(L/R + RC_1 + RC_2) + R(C_1 + C_2)/R_{load}}\)
P-substrate
┌─────────────────────────┐
│ ┌───┐ DNW ┌───┐ │
│ │ P │───────│ P │ │
│ └───┘ └───┘ │
│ N+ ring isolation │
└─────────────────────────┘
隔离度计算： \(Isolation(dB) = 20\log_{10}\left(\frac{R_{isolation}}{R_{coupling}}\right)\)
Chiplet PHY需要完善的BIST机制来确保制造质量和现场可靠性。
BIST架构组件：
┌─────────────────────────────┐
│ Pattern Generator (PRBS) │
├─────────────────────────────┤
│ Loopback Control │
├─────────────────────────────┤
│ Error Detector/Counter │
├─────────────────────────────┤
│ Eye Monitor/Sampler │
└─────────────────────────────┘
PRBS测试模式：
常用PRBS多项式：
误码率计算： \(BER = \frac{Error\_Count}{Total\_Bits} = \frac{N_{err}}{N_{total}}\)
置信度分析（泊松分布）： \(CL = 1 - e^{-N \cdot BER}\)
对于95%置信度，需要测试位数： \(N_{bits} = \frac{3}{BER_{target}}\)
环回测试模式：
TX → Serializer → Loopback → Deserializer → RX
↓ ↑
└──────────────────────────┘
Die A Die B
TX ────────────────────→ RX
↓
RX ←──────────────────── TX
Digital TX → DAC → Analog Loopback → ADC → Digital RX
眼图监测：
眼图参数提取：
采样点优化： \(\phi_{opt} = \arg\max_{\phi} \{EH(\phi) \cdot EW(\phi)\}\)
IEEE 1149.1 JTAG和IEEE 1149.6 AC-JTAG支持高速互联测试。
JTAG测试架构：
┌───────────────────────────┐
│ TAP Controller (FSM) │
├───────────────────────────┤
│ Instruction Register │
├───────────────────────────┤
│ Boundary Scan Register │
├───────────────────────────┤
│ Device ID Register │
└───────────────────────────┘
TDI → BSR Cell → BSR Cell → TDO
↓ ↓
Pin Pin
AC-JTAG差分测试：
TX+ ──┬── AC Driver ──→ RX+
│
TX- ──┴── AC Driver ──→ RX-
Test Pulse Generation
Differential Comparator
测试向量生成：
互联测试策略：
实时监控PHY性能对于系统可靠性至关重要。
性能监控指标：
眼图裕量监控：
Margin = (Eye_current - Eye_min) / Eye_nominal × 100%
抖动分解：
TJ = DJ + RJ
DJ = DDJ + ISI + DCD
功耗跟踪：
P_dynamic = α × C × V² × f
P_static = I_leak × V
温度监控：
ΔT = P × R_thermal
自适应调节机制：
while (BER > threshold) {
adjust_FFE_taps();
adjust_DFE_taps();
adjust_CTLE_gain();
measure_BER();
}
Vref自适应算法：
Vref_opt = (V_high + V_low) / 2
迭代调整直到BER最小
相位扫描：
for phase in [-π, π]:
BER[phase] = measure_BER()
phase_opt = argmin(BER)
故障预测与健康管理：
老化模型： \(R(t) = R_0 \cdot e^{-\lambda t}\)
其中 $\lambda$ 是故障率。
预测性维护阈值： \(Threshold = \mu - k \cdot \sigma\)
其中 $\mu$ 是均值，$\sigma$ 是标准差，$k$ 是置信因子。
UCIe（Universal Chiplet Interconnect Express）提供了标准化的Die-to-Die互联解决方案。
协议栈架构：
┌─────────────────────────┐
│ Protocol Layer │ PCIe/CXL/Streaming
├─────────────────────────┤
│ Die-to-Die Adapter │ Flit管理、重传
├─────────────────────────┤
│ Physical Layer │ 电气接口
└─────────────────────────┘
UCIe封装选项：
Standard Package PHY针对有机基板优化。
发送器架构：
Data[n] → Serializer → Pre-driver → Driver → Bump
↑ ↑
Clock Impedance
Control
驱动器设计参数：
接收器架构：
Bump → Termination → CTLE → Sampler → Deserializer → Data
↓ ↓ ↑
Vref CDR/DLL Clock
接收器规格：
时钟架构：
转发时钟方案：
Module A Module B
PLL → Divider → FWD_CLK → Phase Aligner
↓ ↓
TX_CLK RX_CLK
时钟规格：
Advanced Package PHY为硅中介层优化，实现更高带宽密度。
高密度互联：
Bump Pitch比较：
Standard: 110μm → 45μm
Advanced: 55μm → 25μm
带宽密度提升：
BW_density = Data_rate × Lanes / Area
Advanced: 5.6x improvement
低功耗设计：
功耗优化技术：
功耗目标： \(P_{target} < 0.5 pJ/bit\)
信道特性：
硅中介层信道模型：
插损 @ 16GHz: < 0.5dB
串扰：< -30dB
阻抗：85Ω ± 10%
传播延迟：7ps/mm
UCIe支持灵活的多芯片集成拓扑。
Sideband信号：
Sideband Channel:
- Link initialization
- Power management
- Test/Debug
- 800MHz operation
参考时钟分配：
Reference Clock Distribution:
RefClk
│
┌──────┼──────┐
↓ ↓ ↓
Die1 Die2 Die3
时钟要求：
链路训练序列：
1. Detect → 检测连接
2. Reset → 复位状态机
3. Init → 参数协商
4. Active → 正常运行
5. Retrain → 重新训练
训练时间目标：< 10ms
可靠性、可用性和可维护性是Chiplet系统的关键。
CRC保护：
8-bit CRC多项式： \(G(x) = x^8 + x^2 + x + 1\)
CRC覆盖：
重传机制：
TX Buffer → Link → RX Buffer
↑ ↓
Retry Request ← CRC Check
重传延迟： \(Latency_{retry} = RTT + T_{detect} + T_{retransmit}\)
降级模式：
链路宽度降级：
x16 → x8 → x4 → x2 → x1
速率降级：
32GT/s → 16GT/s → 8GT/s → 4GT/s
链路修复：
Lane修复流程：
本章深入探讨了Chiplet物理层设计的关键技术和实现细节：
核心概念：
关键公式：
设计要点：
习题8.1： 某Chiplet系统采用并行接口，数据通道数为64，单通道数据速率为4 Gbps，每通道位宽为1位。计算该接口的总带宽。
习题8.2： 在硅中介层中，信号上升时间为50ps，传播延迟为7ps/mm。根据传输线判定准则，多长的互联需要考虑传输线效应？
习题8.3： 某Chiplet PHY的核心电源电压为0.9V，允许的纹波为2%，瞬态电流为10A。计算PDN的目标阻抗。
习题8.4： 要达到BER = 1e-12，95%置信度，需要测试多少位数据？
习题8.5： 设计一个UCIe Advanced Package PHY，要求：
计算需要的通道数、凸点数量和功耗密度。
习题8.6： 在一个多Chiplet系统中，Die A产生100A的瞬态电流，共享PDN的互阻抗为0.5mΩ。如果Die B的噪声容限是20mV，是否会受到影响？如何改进？
习题8.7： 分析UCIe链路的端到端延迟，包括：
在传输1GB数据时，计算平均延迟和最坏情况延迟。
习题8.8： 设计一个Chiplet系统的测试策略，包含4个die，每个die有独立的BIST。如何协调测试以最小化测试时间同时保证覆盖率？
过度优化单一指标：
忽视PVT变化：
串扰估算不足：
阻抗不连续：
去耦电容放置错误：
PDN谐振：
BER测试时间不足：
忽视温度效应：
链路训练失败：
多Die同步问题：
通过遵循以上检查清单，可以确保Chiplet物理层设计的完整性和可靠性，降低项目风险，提高一次成功率。每个项目应根据具体需求调整和扩展这个清单。